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Vivado を使ったことがある人なら、プロジェクトをシェアしようとしてうまくいかなかった経験があるのではないでしょうか。基本的に自分の PC で使うことしか想定していないのかもしれませんが、簡単にシェアできたらすごく便利だなぁとずっと思っていました。特にプロジェクトのフォルダ自体は大きいので、1 つのファイルだけ Git に上げておけば誰でも再現できると便利だと思うので、実際にやってみたいと思います。>> 続きを読む

RISC-V の4段パイプライン (フォワーディング、分岐予測も実装) 特権命令付きプロセッサを書いた時のお話しです。何から始めればいいかわからないという人も詳しく知りたいという人もぜひ読んでみてください！>> 続きを読む

Verilog を書いていざコンパイル…！と思っても意外とやり方が分からなかったりデバッグの方法がわからなくて困ることが多いと思います。そこで、筆者の経験を踏まえて、簡単にコンパイル・シミュレーション・デバッグを行う方法をまとめていきたいと思います。>> 続きを読む

System Verilog はハードウェアを記述するための言語ですが、ハードウェアを記述するのはソフトウェアを記述するのと異なる部分も多く、初めて書く人は大きく戸惑うのではないかと思います。筆者もその1人だったので、その経験を踏まえて System Verilog の書き方を雑多に解説していこうと思います。System Verilogでハードウェアを記述できるようになると FPGA 上に実際に実装して動かしたりできるようになるので、頑張ってください！>> 続きを読む

「Vitis HLS と Vivado で作った回路を PYNQ を使って FPGA 上で動かすまで」の第四弾 PYNQ を使って実機で動かすです．いよいよ実際に実機で動かせるので楽しみですね．色々動かして遊んでみましょう！>> 続きを読む

「Vitis HLS と Vivado で作った回路を PYNQ を使って FPGA 上で動かすまで」の第三弾 Vivado で回路を組むです．Vivado での回路の作り方は個人的には難しく，人のものを見ながら作るのが一番手っ取り早いと思います．少しずつ慣れていきましょう！>> 続きを読む

「Vitis HLS と Vivado で作った回路を PYNQ を使って FPGA 上で動かすまで」の第二弾シミュレーションをするです．前回は HLS のコードを書いたと思うので，次は実際にコンパイルしてシミュレーションしてみましょう．>> 続きを読む

「Vitis HLS と Vivado で作った回路を PYNQ を使って FPGA 上で動かすまで」の第一弾コードを書くです．FPGA を使って遊びたいなぁということで高位合成を使って FPGA 上に回路実装をしていこうと思います．一つずつ順番に解説していくので初心者の方も見てください！>> 続きを読む